04-26-2024, 08:08 PM
(Modification du message : 04-26-2024, 09:08 PM par KIKIWILLYBEE.)
…
Il y a besoins de plusieurs fréquences pour faire fonctionner notre petit streamer.
Celles dédiées à la carte mère CM4. Rpi. : ici deux fréquences CPU. et BUS par exemple 25 et 54 MHz., spécifiques au hardware du SBC.
(Small board Computeur ), ici re synchroniser comme multiples des fréquences audio 22.5792MHz et 24.576... pour l'I2s. , l'AES. et le Spdif. …
Celle du Bus USB -> 2o MHz , et selon le standard de usb 2.o audio UAC., et + jusqu’au USB 3.o gen 2.2
Celle du bus de transport Réseaux Rj , 25 Mhz , pour du 1.G. Par exemple . (Et + selon Normes 1G,2.5G, 1o G.)…
(Accessoirement celle du Bus PCIe ( idem selon le standard x1 à x4 x etc ….)
A partir du 1oMhz , les fréquences sont re -Synthétisées. , et elles peuvent l’être selon différents procédés . Ici dans le cas du C19. , la resynthese numérique est proposée partir d’un CPLD (Chip de calcul , Complex Logic Programmable Device. : Hardware programmable moins complexe qu’un FPGA. (Field programmable gâte Array avec + de cpu et bande passante donc de résolution et calculs), à partir d’un 1o Mhz externe de référence stable et de la fonction PLL. (Boucle de phase asservie , ou Boucle à Verrouillage de phase ), selon la résolution Digital en multi-Bit ( exemple conversion AD 8 bits résolution de la fréquence sur 256 pas , etc …mini 14/16 bits ‘vec chip spécifique et sa fonction DDS.(digital to digital synthétiseur (inverse du DAC))et + selon le Hardware de calcul , jusque 64bits sur FPGA ARM. Xilinx VI...) , le support material dédié .
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Il y a besoins de plusieurs fréquences pour faire fonctionner notre petit streamer.
Celles dédiées à la carte mère CM4. Rpi. : ici deux fréquences CPU. et BUS par exemple 25 et 54 MHz., spécifiques au hardware du SBC.
(Small board Computeur ), ici re synchroniser comme multiples des fréquences audio 22.5792MHz et 24.576... pour l'I2s. , l'AES. et le Spdif. …
Celle du Bus USB -> 2o MHz , et selon le standard de usb 2.o audio UAC., et + jusqu’au USB 3.o gen 2.2
Celle du bus de transport Réseaux Rj , 25 Mhz , pour du 1.G. Par exemple . (Et + selon Normes 1G,2.5G, 1o G.)…
(Accessoirement celle du Bus PCIe ( idem selon le standard x1 à x4 x etc ….)
A partir du 1oMhz , les fréquences sont re -Synthétisées. , et elles peuvent l’être selon différents procédés . Ici dans le cas du C19. , la resynthese numérique est proposée partir d’un CPLD (Chip de calcul , Complex Logic Programmable Device. : Hardware programmable moins complexe qu’un FPGA. (Field programmable gâte Array avec + de cpu et bande passante donc de résolution et calculs), à partir d’un 1o Mhz externe de référence stable et de la fonction PLL. (Boucle de phase asservie , ou Boucle à Verrouillage de phase ), selon la résolution Digital en multi-Bit ( exemple conversion AD 8 bits résolution de la fréquence sur 256 pas , etc …mini 14/16 bits ‘vec chip spécifique et sa fonction DDS.(digital to digital synthétiseur (inverse du DAC))et + selon le Hardware de calcul , jusque 64bits sur FPGA ARM. Xilinx VI...) , le support material dédié .
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